问题详情
[单选]乘法器的硬件结构通常采用()
A.串行加法器和串行移位器
B.并行加法器和串行左移
C.并行加法器和串行右移
D.串行加法器和串行右移
相关标签: 加法器 乘法器
未找到的试题在搜索页框底部可快速提交,在会员中心"提交的题"查看可解决状态。
收藏该题
查看答案
相关问题推荐
-
东风7型内燃机车上的,电子恒功控制系统中,乘法器装置为()
A、霍尔元件乘法器
B、模拟乘法器
C、比例运放器
-
在一个有四个过程段的浮点加法器流水线中,假设四个过程段的时间分别是T1=60ns、T2=50ns、T3=90ns、T4=80ns。则加法器流水线的时钟周期至少为________。如果采用同样的逻辑电路,但不是流水线方式,则浮点加法所需的时间为________。
-
在串行进位的并行加法器中,影响加法器运算速度的关键因素是()。
A.门电路的级延迟
B.元器件速度
C.进位传递延迟
D.各位加法器速度的不同
-
电路如图所示,该电路完成的功能是()。
A.8位并行加法器B.8位串行加法器C.4位并行加法器D.4位串行加法器 -
串行进位加法器的缺点是_____,优点是_____。超前进位加法器的优点是_____,缺点是_________。